求一个用verilog写的检测帧头帧尾的代码，假设帧头为7E，串口通信，求大神指点啊

请问下，求一个用verilog写的检测帧头帧尾的代码，假设帧头为7E，串口通信，求大神指点啊

最新回答

対妳旳执着ヽ

2024-04-16 01:27:11

一般如果用data做为检测数据，那就要保证作为帧头/尾的数据要具有特殊性，不然程序怎么能区分是帧头的7E还是帧间有效数据的7E呢，而且一般的都不会只有一个值做判断的，可以用连续的4个或者更多。你可以参照一下bt656的编码格式

追问

数据的发送可以加零处理，我只管检测就行了，新手，毕业设计第一次接触verilog

緈諨の约定

2024-04-16 01:07:55

大佬弄出来了吗？我也遇到这个问题，求帮一手

错在情深

2024-04-16 01:04:36

硬件做好了吗
我看看

追问

硬件是开发板，设置也没有问题，就剩程序了，我想用寄存器存数组数据来比较帧头，不晓得怎么用代码来比较数组和帧头

追答

那我写吧

追问

感谢，我自己也在弄了，还没弄好

追答

可以帮你做的

我要回答

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