systemverilog设计哪方面的,学习要具备哪方面的基础知识啊
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号订婚
2024-04-26 08:01:03
再者就是要看你学习SV时选择的方向，是测试方向还是综合方向，我用SV是写可综合程序的，在可综合的方面，SV与VerilogHDL的不同之处在于：1.对部分原有的语法进行了扩充；2.增加了新的语法结构。
SV中常用的有包(package)，变量细分为对象类型和数据类型，automatic关键字，enum，结构体，三种alwyas结构，unique和priority关键字，还有interface接口等，其实还有类(class)的应用，但这是不能综合的。
如果你对VerilogHDL很熟的话，我推荐给你两本书：
可综合方向的：
《SystemVerilog硬件设计及建模》
作者：[英]Stuart Sutherland, [英]Simon Davidmann, [英]Peter Flake 著；
于敦山, 韩临, 何进, 李莹, 路卫军 译
仿真测试方向的：
《SystemVerilog验证——测试平台编写指南》
作者：（美）克里斯·斯皮尔，
张春 译
这两本书翻译的都是不错的，但我建议看英文原版，这样更好的理解原作者在字里行间所表述的意思。看书是一方面，但只看不做练习，白扯，《SystemVerilog硬件设计及建模》书中列出的网站可下载SV的源码，下载下来，看懂练会，然后用SV重写很容易找到的VerilogHDL的实例，做仿真，时间长了你就会了。
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